计算机组成与体系结构笔记

Appearance

第5章 主存储器 - 专项练习 ​

老师在录音里强调，第五章主存储器是整本书最能体现动手能力的一章。

他特别提醒：大题必考存储器扩展（字位同时扩展）及与CPU的连接图。在基础题部分，老师重点提到了：Tm>Ta 的原因、DRAM 的刷新规律（行刷新、异步刷新）、大端/小端方案的辨析，以及地址重叠现象的由来。

一、填空题（每空 1 分） ​

1.
主存储器由存储体、_________ 译码驱动电路和 _________ 电路三部分组成。
2.
评价主存速度的指标中，存取周期 Tm 总是 _________（大于/等于/小于）存取时间 Ta。
3.
现代计算机多采用字节编址。_________ 方案将高位字节存放在低地址单元，而 _________ 方案将低位字节存放在低地址单元。
4.
SRAM 靠 _________ 存储信息，而 DRAM 靠 _________ 存储信息。
5.
动态 RAM（DRAM）必须定期刷新，刷新的单位是 _________。
6.
DRAM 的三种刷新方式中，_________ 刷新由于将刷新操作平均分配到 2ms 内，死区最小，效率最高。
7.
在存储器扩展中，若芯片字数满足要求但位数不足，需采用 _________ 扩展。
8.
采用 _________ 译码方式片选时，由于高位地址线未全部使用，会导致同一个存储单元对应多个地址，这种现象称为 _________。
9.
CPU 访问主存时，由 _________ 提供地址，数据交换的缓冲部件是 _________。
10.
为了减少芯片引脚数，大容量 DRAM 芯片通常采用 _________ 技术，将行、列地址分两次送入。

二、单项选择题（每题 2 分） ​

1.
（核心辨析：SRAM vs DRAM）老师提到Cache的生产工艺。常用于做 Cache 的存储器是（ ）。
A.
DRAM
B.
SRAM
C.
ROM
D.
CD-ROM
2.
（重点：DRAM 刷新时间）若 DRAM 芯片的刷新周期为 2ms，存取周期为 0.5μs，存储矩阵为 128×128，采用集中刷新，则死区时间为（ ）。
A.
64μs
B.
2ms
C.
0.5μs
D.
32μs
3.
（地址线计算陷阱）某存储器容量为 64KB，按字节编址。若采用 16K×4 位的存储芯片，则该存储器需要（ ）根地址线。
A.
14
B.
16
C.
15
D.
12
4.
（大端/小端陷阱）老师强调低对低。十六进制数 0x12345678 存放在 4000H 开始的单元中，若在 4000H 处读出的数据是 0x78，说明采用的是（ ）。
A.
大端方案
B.
小端方案
C.
随机方案
D.
字节方案
5.
（芯片扩展计算）用 2K×4 位的芯片组成 8K×8 位的存储器，共需（ ）片芯片。
A.
4
B.
8
C.
16
D.
32
6.
（存储器连线规范）老师强调无中生有。在主存扩展连线图中，只读存储器（ROM）芯片不应连接的信号线是（ ）。
A.
地址线
B.
片选线 CS
C.
写允许线 WE
D.
数据线
7.
（译码器应用）欲产生 8 个片选信号，需使用（ ）译码器。
A.
2-4 译码器
B.
3-8 译码器
C.
4-16 译码器
D.
5-32 译码器
8.
（性能指标：带宽）若主存位宽为 32 位，存取周期为 200ns，则主存带宽（数据传输率）为（ ）。
A.
160Mbps
B.
20MB/s
C.
40MB/s
D.
10MB/s
9.
（存储类型）断电后信息不丢失的存储器是（ ）。
A.
DRAM
B.
SRAM
C.
Flash Memory
D.
以上都不是
10.
（地址映射逻辑）老师提到逻辑属于主存，物理属于CPU。MAR 和 MDR 在计算机系统中的位置描述准确的是（ ）。
A.
逻辑上属于主存，物理上集成在 CPU 内
B.
逻辑上属于 CPU，物理上在主存板上
C.
物理和逻辑均属于主存
D.
物理和逻辑均属于外设

参考答案与解析 ​

一、填空题 ​

  1. 地址、读写（或控制）
  2. 大于（录音重点：因为读写后需要恢复时间或预充电）
  3. 大端、小端（大端：高在低；小端：低在低）
  4. 双稳态触发器、电荷（或电容）
  5. 行（不是位，也不是字，录音强调过）
  6. 异步（最佳方案，死区仅一个存取周期）
  7. 位（地址并联，数据分开）
  8. 部分、地址重叠（第五章设计题常见陷阱）
  9. MAR、MDR（Memory Address/Data Register）
  10. 地址复用（或地址线重用）（分行地址、列地址两次送入）

二、选择题 ​

  1. B - SRAM 快、贵、集成度低
  2. A - 128 行 × 0.5μs = 64μs。死区 = 总行数 × 存取周期
  3. B - 64KB=216B，所以需要 16 根。注意：问的是存储器，不是芯片
  4. B - 低字节 78 存在低地址 4000H
  5. B - (8K/2K)×(8/4)=4×2=8 片
  6. C - 录音严厉警告：给 ROM 接 WE 线一分不给，ROM 只能读
  7. B - 23=8
  8. B - (32bit/8)/200ns=4B/(2×10−7s)=20MB/s
  9. C - 闪存是非易失性的，RAM 都是易失性的
  10. A - 经典的系统划分概念

重点提示 ​

  1. Tm>Ta 的原因：

    • 存取周期包括存取时间和恢复时间
    • 恢复时间用于预充电或稳定电路状态

  2. DRAM 刷新：

    • 刷新单位：行（不是位或字）
    • 三种方式：集中刷新、分散刷新、异步刷新
    • 异步刷新效率最高，死区最小

  3. 大端/小端方案：

    • 大端：高位字节在低地址（高在低）
    • 小端：低位字节在低地址（低在低）
    • 判断方法：看低地址存放的是高字节还是低字节

  4. 地址重叠：

    • 部分译码时，未使用的高位地址线可以任意取值
    • 导致同一个存储单元对应多个地址
    • 设计题常见陷阱

  5. 存储器扩展：

    • 字扩展：地址线分开，数据线并联
    • 位扩展：地址线并联，数据线分开
    • 字位同时扩展：先字扩展，再位扩展

  6. ROM 连线规范：

    • ROM 只能读不能写
    • 不应连接写允许线 WE
    • 这是设计题的重要扣分点